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Zynq 芯片（PL 端）的大多数 I/O 引脚既可以作为差分也可以作为单端输出/输入。

这不是物理上规定好的，而是您在设计中（例如在 XDC 约束文件中）进行逻辑配置的。

ZC702 手册在描述 FMC 连接器（J3 和 J4）时明确证实了这一点：

手册中提到，FMC LPC 连接器支持 68 个单端 或 34 个差分 用户定义信号（34 个 LA 对，LA00-LA33） 。

这里的“或”字是关键。这意味着您可以选择：

差分模式： 将一对物理引脚（例如 FMC1_LPC_LA00_CC_P 和 FMC1_LPC_LA00_CC_N） 配置为一个差分信号（例如在 XDC 中设置为 IOSTANDARD = LVDS_25）。

单端模式： 将同一对物理引脚（FMC1_LPC_LA00_CC_P 和 FMC1_LPC_LA00_CC_N） 配置为两个独立的单端信号（例如在 XDC 中都设置为 IOSTANDARD = LVCMOS25）。

例外情况 虽然 PL I/O 具有高度灵活性，但板上某些引脚的用途是相对固定的：

专用模拟输入： XADC 模块的引脚（如 VP/VN 和 VAUXP/VAUXN）被设计为专用的模拟（差分）输入通道 。

板载时钟源： ZC702 评估板上的系统时钟 (System Clock) 是一个差分 LVDS 振荡器 ，而 PS 时钟 (Processing System Clock) 是一个单端 CMOS 振荡器 。虽然它们连接到的 Zynq 芯片引脚本身可能是灵活的（例如 MRCC 时钟引脚），但板上的信号源是固定的。