FPGA

SmartZynq XC7Z020 实战记录：在 PL 中实现 HackCPU，并从 TF 卡启动

记录在 SmartZynq SL XC7Z020CLG484-1 上完成 HackCPU、AXI4-Lite、UART、LED、HDMI HUD 与 BOOT.BIN 命令行构建的全过程，以及裁剪版 Vitis、JTAG 和视频输出中的真实问题。

zynq手册-bank电压

PCB的绘制开发人员不能定义 Bank，他们只能决定给这些已经定义好的 Bank 提供什么电压 芯片定义 (Chip Definition) Zynq-7000 (XC7Z020) 芯片在制造时，其内部的 I/O 引脚就已经被物理地划分成一组一组的，这些组就叫 "Bank" 。 关键点： 同一个 B

MMCM

一些扫盲

“易于添加寄存器流水级来实现时序收敛。” 或者更通俗一点： “可以方便地插入寄存器阶段，以帮助（设计）满足时序要求。” 💡 这是什么意思？ 这是 AXI 总线协议的一个巨大优势，特别是在大型芯片（SoC）或 FPGA 设计中。 时序收敛 (Timing Closure)： 简单说，就是确保芯片上所

Primitive

1. Verilog 语言原语 (Language Primitives) 来源： Verilog HDL 手册 (例如 IEEE Standard 1364) 。 定义： 这些是 Verilog 语言本身内

AXI

《AMBA AXI Protocol Specification (v1.0)》手册，AXI 协议的架构主要基于 五个独立的通道 (channels) 这里不再赘述axi的定义 定位 简单贴一张如图 1.2.1 通道定义 五个独立通道中的每一个都包含一组信息信号，并使用双向的 VALID 和 REA

EMIO

Zynq 芯片（PL 端）的大多数 I/O 引脚既可以作为差分也可以作为单端输出/输入。 这不是物理上规定好的，而是您在设计中（例如在 XDC 约束文件中）进行逻辑配置的。 ZC702 手册在描述 FMC 连接器（J3 和 J4）时明确证实了这一点： 手册中提到，FMC LPC 连接器支持 68 个

【FPGA学习笔记】从AD9434采集卡项目看高速接口设计的5个核心误区

最近在做一个基于 Zynq-7035 和 AD9434 (500MSPS ADC) 的高速数据采集项目。在调试过程中，从最基础的仿真设置，到复杂的 DDR 接口时序，踩了不少坑，也理清了很多底层逻辑。本文总结了 FPGA 开发中关于仿真、时序和高速 IO 的核心知识点。